Catalogo dei Corsi di studio

FORMAZIONE
- Titolo di laurea in Fisica conseguito nel 2006, all'Università di Roma Sapienza, con una tesi finalizzata alla definizione di una nuova architettura di interconnessione per calcolatore massicciamente parallelo, nell ambito della linea di ricerca di High Performance Computing del progetto APE (Array Processor Experiment)
- Borsa Neolaureati - indirizzo tecnologico (Progettazione ed implementazione del modello VHDL delle interfacce di comunicazione delle interfacce di comunicazione on-chip e off-chip del network processor sviluppato nell ambito del progetto SHAPES. Trial di sintesi (pre tape-out) e verifica funzionale del network processor tramite suite Synopsis
- Dottorato di Ricerca in Tecnologie dell'Informazione e delle Comunicazioni conseguito nel 2018, all'Università di Roma Sapienza, con una tesi finalizzata alla caratterizzazione e ottimizzazione del traffico di rete in una simulazione corticale

DIDATTICA
Sono docente del Corso di Computer Architecture for Physics, Laurea Magistrale in Fisica LM-17, all'Università di Roma Sapienza, dall'A.A. 2019/2020.
Dall'A.A. 2017/2018 esercitatore il corso di Laboratorio di Segnali e Sistemi, Laurea Triennale in Fisica L-30

RICERCA
Dal 2007 al 2009 membro del progetto EU SHAPES (a tiled scalable software hardware architecture platform for embedded systems) per la definizione di uno stile di progettazione HW/SW scalabile per future generazioni di tecnologia CMOS. Il focus della attività è stata la realizzazione dii un processore di rete, DNP (Distributed Network Processor) incaricato della gestione dell'interconnessione on-chip , per la connessione di più tile su un singolo chip, e della comunicazione off-chip , per connettere tile su chip differenti. Principali Mansioni Svolte: (i) definizione delle specifiche e del protocollo di co- municazione proprietario delle interfacce di trasmissione dati on-chip e off-chip , (ii) progettazione ed implementazione del modello VHDL delle interfacce di comunicazione;

Dal 2010 al 2014 membro del progetto europeo Euretile ((European Reference Tiled Architecture Experiment) finalizzato alla progettazione ed implementazione di un cluster eterogeneo CPU/GPU multi-tile (QUonG), dotato di un interconnessione 3D toroidale punto-punto a bassa latenza e ad alta larghezza di banda (APEnet+) basata su FGPA Altera Stratix IV. Attività di Ricerca Dettagliata (i) definizione del protocollo di comunicazione proprietario APElink basato su tecnica word-stuffing, (ii) progettazione ed implementazione del modello VHDL della logica di gestione del traffico e trasmissione dati per il canale di comunicazione APElink a 34 Gbps per la scheda APEnet+; (ii) progettazione ed implementazione del modello VHDL della logica di gestione del traffico e trasmissione dati per il canale di comunicazione APElink a 56 Gbps per la scheda APEnet v5, (iv)progettazione implementazione ed integrazione di modelli VHDL per la realizzazione di un sistema gerarchico di Watchdog mutuale tra Host PC e APEnet+ per la integrazione della fault-awareness di sistema distribuita; (v) (collaborazione alla implementazione del protocollo di comunicazione GPUDirect RDMA/peer-to-peer su scheda di rete APEnet+ per la accelerazione del meccanismo di I/O con le Graphic Processing Units (GPU) di NVIDIA

Dal 2013 membro della collaborazione NaNet finalizzato alla progettazione ed implementazione di un meccanismo di trasporto dati real-time a bassa latenza ed alto throughput che faccia da ponte fra l elettronica di front-end dei rivelatori di fisica delle particelle ed i nodi di calcolo su cui viene eseguito il software di trigger. Nell'ambito del progetto NaNet sono state avviate 2 collaborazioni: (i) la prima, attraverso il progetto GAP (GPU Application Project) , con l esperimento NA62 al CERN di cui sono attualmente membro, nell ambito della quale ho partecipato ad uno studio di fattibilità dell uso delle GPU nel trigger di livello 0 valutando la possibilità di utilizzare le GPU per analizzare i dati raccolti dal rivelatore RICH ed eseguire l identificazione dei cerchi La seconda collaborazione è stata realizzata nell ambito del progetto KM3NeT-IT, per il quale è stata progettata e implementata la scheda di rete, basata su FPGA Altera Stratix V, composta da un sistema di I/O con supporto ad un protocollo di interconnessione sincrono con latenza deterministica a livello fisico e protocollo Time Division Multiplexing a livello dati.

Dal 2016 al 2019 membro della collaborazione ExaNeSt,(European Exascale System Interconnect and Storage) per la progettazione di (i) un sistema di interconnessione gerarchico e scalabile (ExaNet), (ii) un sistema di storage completamente distribuito basato su memorie non volatili (NVM) e (iii) un infrastruttura di raffreddamento per un supercomputer alla scala dell EXA basato su processori ARM. Collaborazione alla progettazione e allo sviluppo del sistema di interconnessione basato su FPGA Xilinx Zynq Ultrascale+ a bassa latenza ed alto throughput per la gestione unificata del traffico di dati e storage, ricoprendo il ruolo di vice-leader del Work-Package WP3 interconnects e leader del Task T6.2 Hardware Software Integration and API s per la realizzazione di un dimostratore composto da 6 Mezzanini, 24 nodi di calcolo (QFDB), 96 FPGA, 384 Core Arm, 1.5 TByte di memoria DDR4 e 12 TByte di memoria NVME.

Dal 2017 membro del progetto europeo EuroEXA . Lo scopo del progetto è la realizzazione di un dimostratore di piattaforma per sistemi HPC exascale per la prossima genera- zione di supercalcolatori. In EuroE- XA l architettura del sistema di interconnessione ExaNet è stata modificata per supportare un sistema di interconnessione ibrida a più livelli di gerarchia e diverse topologie per ottimizzare il traffico dati ad ogni livello gerarchico. Principali mansioni: (i) progettazione, sviluppo e ottimizzazione de lmodello VHDL per la gestione del flusso dati del canale di comunicazione APElink a 64Gbps e 100Gbps integrato nell IP del Custom Switch basato su FPGA Xilinx Ultrascale+; (ii) definizione delle topologie di rete per la ottimizzazione del flusso dati ad ogni livello di gerarchia del sistema di interconnessione, (iii) collaborazione per la definizione dell architettura del Custom Switch;

Dal 2015 al 2018 collaborazione con il progetto Human Brain Project (HBP SGA1 Grant Agreement No. 720270), per la definizione di un meccanismo di test e valutazione di sistemi di interconnessione basato su re-ingegnerizzazione di una simulazione corticale (co-design hardware-software).

Dal 2019 collaborazione con il progetto APEIRON, un framework costituito dall architettura generale di una piattaforma eterogenea di calcolo distribuito e dal relativo stack software, dai device driver al modello di programmazione di alto livello. l framework è concepito per essere utilizzato efficacemente nello studio, nella prototipazione e nel deployment di sistemi intelligenti di trigger e data acquisition (TDAQ) per esperimenti di fisica delle alte energie